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乗算器(じょうざんき、multiplier)とは、2数の乗算を行うためのハードウェアの回路であり、

とがある。

◆ デジタル乗算器

デジタルに乗算を実行する回路で、CPUの実行ユニット内にALUとして実装されることが多い。

デジタル乗算器を実装するには様々な技法が考えられる。

多くの技法は分割した部分の積を計算し、それを加算してまとめることで実現する。

このやり方は、小学校で習う十進整数の筆算による乗算と似ている。

しかし、乗算器ではそれを二進数で実現する。

◇ 符号無整数の場合の例

ここでは、例示のために8ビットの符号無整数の乗算について説明する。

乗算器の入力であるふたつの数を a[外部リンク]7:0 と b[外部リンク]7:0 とし、ビット配列とみなす。

この場合、8回の 1ビット乗算で 8つの部分積を求める。aの各ビットをbにかける。

つまり、それはaのビットを取り出して、その値に応じて 00000000 か 11111111 のどちらかのビットパターンを作り、ビット演算でANDを実行するのと等しい。

p1[外部リンク]7:0 = a[外部リンク]1 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p2[外部リンク]7:0 = a[外部リンク]2 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p3[外部リンク]7:0 = a[外部リンク]3 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p4[外部リンク]7:0 = a[外部リンク]4 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p5[外部リンク]7:0 = a[外部リンク]5 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p6[外部リンク]7:0 = a[外部リンク]6 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

p7[外部リンク]7:0 = a[外部リンク]7 × b[外部リンク]7:0 = --> & b[外部リンク]7:0

次に最終的な積を求めるため、部分積を以下のように足し合わせる。

p0[外部リンク]7 p0[外部リンク]6 p0[外部リンク]5 p0[外部リンク]4 p0[外部リンク]3 p0[外部リンク]2 p0[外部リンク]1 p0[外部リンク]0

+ p1[外部リンク]7 p1[外部リンク]6 p1[外部リンク]5 p1[外部リンク]4 p1[外部リンク]3 p1[外部リンク]2 p1[外部リンク]1 p1[外部リンク]0 0

+ p2[外部リンク]7 p2[外部リンク]6 p2[外部リンク]5 p2[外部リンク]4 p2[外部リンク]3 p2[外部リンク]2 p2[外部リンク]1 p2[外部リンク]0 0 0

+ p3[外部リンク]7 p3[外部リンク]6 p3[外部リンク]5 p3[外部リンク]4 p3[外部リンク]3 p3[外部リンク]2 p3[外部リンク]1 p3[外部リンク]0 0 0 0

+ p4[外部リンク]7 p4[外部リンク]6 p4[外部リンク]5 p4[外部リンク]4 p4[外部リンク]3 p4[外部リンク]2 p4[外部リンク]1 p4[外部リンク]0 0 0 0 0

+ p5[外部リンク]7 p5[外部リンク]6 p5[外部リンク]5 p5[外部リンク]4 p5[外部リンク]3 p5[外部リンク]2 p5[外部リンク]1 p5[外部リンク]0 0 0 0 0 0

+ p6[外部リンク]7 p6[外部リンク]6 p6[外部リンク]5 p6[外部リンク]4 p6[外部リンク]3 p6[外部リンク]2 p6[外部リンク]1 p6[外部リンク]0 0 0 0 0 0 0

+ p7[外部リンク]7 p7[外部リンク]6 p7[外部リンク]5 p7[外部リンク]4 p7[外部リンク]3 p7[外部リンク]2 p7[外部リンク]1 p7[外部リンク]0 0 0 0 0 0 0 0

-------------------------------------------------------------------------------------------

P[外部リンク]15 P[外部リンク]14 P[外部リンク]13 P[外部リンク]12 P[外部リンク]11 P[外部リンク]10 P[外部リンク]9 P[外部リンク]8 P[外部リンク]7 P[外部リンク]6 P[外部リンク]5 P[外部リンク]4 P[外部リンク]3 P[外部リンク]2 P[外部リンク]1 P[外部リンク]0

別の言い方をすると、P[外部リンク]15:0 は p0, p1 << 1, p2 << 2, …… を足し合わせ、最終的に 符号なしの16ビットの積が求められる。

◇ 符号付整数の場合

b が符号付整数だった場合、部分積を符号拡張した上で足し合わせる必要がある。

a が符号付整数だった場合、部分積の p7 を足すのではなく、それ以外の合計から引かなければならない。

上で説明した乗算器を2の補数による符号付整数を扱えるように修正するには、足し合わせる際に以下のように一部の項を逆転させ、かつ p0 と p7 の左端に 1 を補う。ここでマイナス記号 (-) の意味に注意されたい。これは符号の反転ではなく、ビットの反転である。各部分積 px のMSBが反転されているのは、符号拡張を省くためである。p7 が逆にMSB以外のビットが反転されているのは、減算を加算で表すためである。これは2の補数の性質を巧妙に利用したものである。

1 -p0[外部リンク]7 +p0[外部リンク]6 +p0[外部リンク]5 +p0[外部リンク]4 +p0[外部リンク]3 +p0[外部リンク]2 +p0[外部リンク]1 +p0[外部リンク]0

-p1[外部リンク]7 +p1[外部リンク]6 +p1[外部リンク]5 +p1[外部リンク]4 +p1[外部リンク]3 +p1[外部リンク]2 +p1[外部リンク]1 +p1[外部リンク]0 0

-p2[外部リンク]7 +p2[外部リンク]6 +p2[外部リンク]5 +p2[外部リンク]4 +p2[外部リンク]3 +p2[外部リンク]2 +p2[外部リンク]1 +p2[外部リンク]0 0 0

-p3[外部リンク]7 +p3[外部リンク]6 +p3[外部リンク]5 +p3[外部リンク]4 +p3[外部リンク]3 +p3[外部リンク]2 +p3[外部リンク]1 +p3[外部リンク]0 0 0 0

-p4[外部リンク]7 +p4[外部リンク]6 +p4[外部リンク]5 +p4[外部リンク]4 +p4[外部リンク]3 +p4[外部リンク]2 +p4[外部リンク]1 +p4[外部リンク]0 0 0 0 0

-p5[外部リンク]7 +p5[外部リンク]6 +p5[外部リンク]5 +p5[外部リンク]4 +p5[外部リンク]3 +p5[外部リンク]2 +p5[外部リンク]1 +p5[外部リンク]0 0 0 0 0 0

-p6[外部リンク]7 +p6[外部リンク]6 +p6[外部リンク]5 +p6[外部リンク]4 +p6[外部リンク]3 +p6[外部リンク]2 +p6[外部リンク]1 +p6[外部リンク]0 0 0 0 0 0 0

1 +p7[外部リンク]7 -p7[外部リンク]6 -p7[外部リンク]5 -p7[外部リンク]4 -p7[外部リンク]3 -p7[外部リンク]2 -p7[外部リンク]1 -p7[外部リンク]0 0 0 0 0 0 0 0

------------------------------------------------------------------------------------------------------------

P[外部リンク]15 P[外部リンク]14 P[外部リンク]13 P[外部リンク]12 P[外部リンク]11 P[外部リンク]10 P[外部リンク]9 P[外部リンク]8 P[外部リンク]7 P[外部リンク]6 P[外部リンク]5 P[外部リンク]4 P[外部リンク]3 P[外部リンク]2 P[外部リンク]1 P[外部リンク]0

なお、乗数も被乗数も負の場合算術オーバーフローが発生するが、無視すればよい。

◇ 実装

古い乗算器アーキテクチャでは、シフターとアキュムレータを使って部分積を足し合わせる必要があった。

また、部分積ひとつを計算するのに 1クロックサイクルを要した。

最近の乗算器アーキテクチャは、Wallace treeと呼ばれるものに似ていて、1クロックサイクルで部分積をすべて加算する。

Wallace tree型乗算器の性能をさらに向上させるためには、被乗数の一方にBooth encodingを施して加算すべき部分積の数を減らす。

◆ アナログ乗算器

アナログに乗算を実行する回路で、周波数帯域の変換等に用いられる。

一般的な実装方法はA*B=exp(log(A)+log(B))という等式を利用するものである。

基本的な原理は次のものである。

#バイポーラトランジスタでVbe∝log(Ic)となることを利用して、入力信号の対数を得る。

#オペアンプで加算する。

#1と同様にIc∝exp(Vbe)を利用して2.で得た和の指数を取る(これが2数の積)。

(注意:アナログ回路なので実際に各ステップ間に時間経過があるわけではない。)

2の部分を減算に変更すれば、同様の原理で除算も可能。

◆ 関連項目

・ブースの乗算アルゴリズム

・積和演算

・混合器 (ヘテロダイン)

◆ 外部リンク

・ [外部リンク] Multiplier Designs FPGA向け

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